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缘于FPGA的逻辑资源数量是一定的
浏览: 发布日期:2017-12-11

  计算简单时,可以让用较少FPGA逻辑资源搭建出简单的计算单元。缘于FPGA的逻辑资源数量是一定的,任一一个计算单元消耗的逻辑资源少时,则可以搭建出更多的计算单元,多个计算单元可以作为多核并行工作。计算复杂时,能够使用较多FPGA逻辑资源搭建出复杂的计算单元。回收收购XCKU040-2FBVA900I@赛灵思想必大伙通过之前的SDSoC系列文章,已经了解到如何构建同一个SDSoC开发平台,并熟悉了SDSoC便捷的开发流程,可以说舞台已经搭好,现如今就该你去完成自己的设计开发大“秀”了!我们而且是通过同一个应用范例,来看看SDSoC在实际的设计开发工作中是如何支持您的“表演”的。(实际的FPGA里面也存在大量的硬核来完成固定的特质)。正是基于FPGA资源的高可控度,可以带来算法实现时的灵活度。二图片处理算法的闪光点目前图片的存储格式有许多种,绝大多数是经过编码压缩的,譬如:JPEG,WEBP,SharpP等,YUV格式图片就是原始的图片数据,针对Y分量而言,每一个点都由一个byte的数据大小来表示该点的亮度信息。熵编解码算法有多种,不过各种算法的实现都具有“存在数据依赖”的亮点,不可能实现大规模的并行改造。这个优点影响了GPU在图片处理,编解码算法中性能的发挥。而FPGA基于更小的控制粒度和多核并行的特性,在熵编解码算法的处理上优于GPU。

  基于以上那些原因,不难理解咋就在FPGA中实现图像编解码算法时,常常使用图片的原始数据作预测,而不再是使用重构数据做预测,其目的正是优化算法流水线的打造,上涨并行度。(图像编解码算法见“图片处理算法分析”)当然,实际项目使用中,图片处理算法是CPU和FPGA配合完成诸多图片处理算法的。吞吐量:3.3万;FPGA总共有3000个计算单元在并行完成算法ALG0的计算,A,B步骤流水执行,算法ALG030个时间间隔可以输出同一个计算结果,吞吐量仍然333万,延时60个时钟时间周期,0.6us;算法ALG0的并行度:3000;(一个时钟时间间隔。耗时30us有3000个计算单元在并行完成计算)FPGA吞吐量vsCPU吞吐量:100倍;FPGA延时vsCPU延时:2%;一但只考虑单核性能:FPGA是CPU吞吐量的100倍,延时是CPU的2%;从上面的结果来看,同一个算法在FPGA中的实现,优化性能的过程本质就变成是在上涨并行度的过程。但凡现实不是很理想,FPGA算法实现要统一考虑FPGA性能,资源,算法实现复杂度等要素,惟有联合打造才能打造出最优秀的方案。FPGA的硬件能够做到并发性,流水线设计定制正是利用了并发性,大大提升了硬件处理性能,但凡流水线打造,对算法的前后依赖关系有一定要求,不一样流水线的算法处理要解耦才能保证并发的最大动力等级。回收收购XCKU040-2FBVA900I@赛灵思一共需要A,B两步完成。CPU频率1GHz,FPGA频率100MHz。这其中A的计算量10000次,B的计算量20000次。CPU需要10000个时钟周期输出A的计算结果。耗时10us,吞吐量:10万;FPGA可由1000个计算单元(计算单元既可以由多个逻辑单元构成,也会需要由硬核来构成)并行计算,30个时钟周期来输出A的计算结果。假设:算法ALG0延时0.3us:吞吐量333万;步骤A并行度:1000;FPGA吞吐量vsCPU吞吐量:33.3倍;FPGA延时vsCPU延时:3%;步骤B:CPU需要20000个时钟周期输出B的计算结果。

  再之后,我们对需要实现及特质实施软,硬件分区,这个过程用户只是在SDSoC中选择并指定那部分需要硬件加快的特质函数即能,极其方便。下一步,SDSoC会依据商家的软硬件分区来生成PS和PL之间的DataMover,配置硬件接口和软件驱动,输出成VivadoIPI工程,同时提供全系统性能介绍和估算,全部工作都由系统自动完成。理想情况下,流水线被压满(step_n的输出作为step_n1的输入),1000个计算单元分成10组,都在并行工作,并行度达到最高。从上面得以看出,在上例中合理的流水线研发是FPGA算法性能上扬的关键点。ADS88977321回收收购XCKU040-2FBVA900I@赛灵思

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